6.5 同步时序电路的有限状态机模型 6.5.3 子模型的合并 为所有的进程语句或并发语句建立子模型后，把所有这些子模型合并得到 VHDL 设计实体的最终模型。以下是具体的合并步骤： (1) 并行地合并所有子模型。 (2) 声明封装，即根据对应的实体声明部分的端口和信号声明得出输入和输出变量。 (3) 化简中间信号或变量。如果某信号或变量与系统时钟无关，则把它出现的地方以其赋值决策图代替。 在最终模型里，只有那些与系统时钟有关的状态变量才有转换函数。所有的组合部分在转换函数中只以布尔表达式的形式出现。这就使得模型中的变量数目大为减少，从而可以用更少的位来表示一个 VHDL 设计。 1. 并行组合 |