规则3：信号赋值语句，变量赋值语句，wait语句 　　　　　G(signal_assignment_statement) = signal_assignment_statement 　　　　　G(variable_assignment_statement) = variable_assignment_statement 　　　　　G(wait_statement) = wait_statement 　　规则3很简单，这些基本语句对应在图中就是这些语句本身。 　　规则4：IF语句（含else分支） 　　VHDL语言中if语句有多种形式。规则4为包含一个else分支的形式，规则5和规则6分别给出了不含else分支和包含多个else分支的形式所对应的图表示。不管如何，都必须保证从if发出的所有边上标注的条件的或集为TRUE。 　　规则4的意义是指只有两个分支的情况。 　　规则5：IF语句（不含else分支） 　　规则5的意义是在两个分支的情况下，其中一个分支（条件不成立）无动作直接走到语句结束节点end if