模块调用类语句形成层次结构，最底层仍是若干进程的集合。生成语句实际上是一系列结构相同的并行语句或并行语句组的一种简化写法。可以用展开的方法把生成语句变成各个独立的并行语句；也可以单独用一种并行语句嵌套式结构的模型表示，在模拟时单独处理。
注意VHDL结构体中包含的语句结构都是并行的，如上面所列举的各种语句。并行与居于顺序语句的分界线是进程，进程外部的语句是并行语句，进程内部的语句是顺序语句。子程序内的语句可以看成是进程内部的语句。
由此可见，一个电路系统实质上是进程的集合。每个进程定义一个完整的独立操作。一个数字系统由若干独立的、并行执行的进程组成。每个进程是由一组顺序语句组成的过程，相当于一段程序。
信号是协调各进程之间通讯机制的数据通路，由信号的值控制各进程的运行，并确定系统的输入和输出，得到各信号的新状态值，即得到新的信号事件。
进程有挂起和激活两种状态。设计者可以在进程中安排挂起和激活的位置和条件，包括挂起时间、激活条件和等待某些信号的事件。激活进程的信号即敏感信号，反映了系统的状态。
由于进程的特殊性质以及并行语句的进程等价性，行为模型以进程为基础建立。各个进程按语句自然顺序链接在一起。我们称这样的模型为纯行为的进程模型。
为了帮助理解，我们可以将VHDL描述与逻辑描述作类比。从某种意义上说，进程相当于电路的一个元件，进程中所用到的信号相当于逻辑元件的输入输出信号。进程之间的信号联系就如同逻辑元件之间的信号连接，而进程内部的行为就如同逻辑元件内部模型。注意，我们这里只是类比。VHDL中的元件是为了实现层次化结构的一个概念，它与逻辑电路的元件基本是同一概念。
图3.24为进程模型示意图。它是一个主从链表，主链表是进程链表，每个进程结点各挂有一个顺序语句链表。
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图3.24 进程模型示意图 |
