3.3 VHDL模拟

3.3.2 VHDL内部模型

　2. 层次化结构模型
　　 在VHDL中，子模块层次结构一般通过模块的例化调用(Instance Reference)和配置(Configuration)描述。配置指明各例化语句所使用的模块(Entity及其某一Architecture)。由例化语句、元件模板说明(Component)与配置三个方面唯一确定一个电路系统的层次结构和组成。经过配置，将若干个独立的实体Entity(Architecture)按照配置的指定链接起来，构成一个完整的电路。
　 　Block语句是一种复合并行语句，是在Architecture中的并行语句嵌套描述，是一种简化的层次结构描述。整个Block语句相当于一个元件模块，语句的端口和类属参数相当于元件模块的端口和类属参数，端口匹配和类属参数匹配相当于元件例化调用的端口匹配和类属参数匹配。因而Block语句和实体描述用统一模型表示。
　　根据模拟算法的不同，可以将层次化描述的电路做成展开的平面化纯行为进程模型和层次化的结构模型两种模型。