3.3 VHDL模拟

3.3.2 VHDL内部模型

　1. 纯行为的进程模型
　　 从第二章我们已经知道，VHDL中各个实体(Entity)及其结构体(Architecture)由一系列并行语句组成。从模拟实现的角度来看，并行语句可分为三类：
　　(1)进程类语句：进程语句(Process)、并行信号赋值语句(<=)、并行过程调用语句、并行断言语句(Assert)。后三种简单并行语句可看做简化的进程语句，在行为模型中作为进程对待。
　　(2)模块调用类语句：元件例化语句、块语句(Block)。
　　(3)生成语句：条件生成语句(If Generate)、循环生成语句(For Generate)。