VHDL编译器对VHDL 源描述进行相应的语法及语义检查，以发现设计描述中的静态错误，若没有静态错误则将其转换为中间数据格式。中间数据格式是VHDL源描述的一种内部表示形式。它能够保存完整的语义信息。同时，它还需保存模拟器调试功能所需的各种附加信息。这样，模拟时就可以方便地找出当前所执行的语句、所在的模块或相应的图形单元，以便设计者方便地修改其设计描述。中间数据结果送给数据库保存。由于VHDL语言是模块化的语言，对各模块分别编译并生成相互独立的中间数据单元，在设计库中分别保存。
　　设计库主要用于存放各种图形输入方式对应的内部图形数据格式（如果以图形方式输入时）、由VHDL源描述经编译器分析产生的中间数据格式、电路确立程序产生的电路描述信息，以及其它工具（如综合器）产生的用于设计阶段的数据。设计者可以在VHDL源描述中使用Library语句，来打开相应的设计库，以便使用Use语句引用库中的程序包数据和模块数据。
　　电路确立程序根据用户的配置描述从这些中间数据单元中取出所需要的模块，并把它们组织成一个完整的电路，为模拟和综合等工具使用。确立(Elaboration)是编译器的后期工作，它把各个独立的、分别编译的电路模块链接、组织成一个完整的、可用于模拟、综合的电路系统内部模型。
　　经过确立形成的完整电路即可以进行模拟。