2.4 进程内部的顺序行为描述

2.4.4 其他顺序语句

　1. 断言语句──assert语句
　设计者可以利用断言语句对VHDL源描述中的模型添加限制条件，为此，设计者需要提供一个布尔条件，该布尔条件必须在模拟过程中恒为真。在模拟过程中，若对条件的检验结果为假，则在标准输出设备(通常为终端)上输出一段信息。
　设计者应该为断言语句提供：1.加在模型上的限制条件，2.当条件为假时输出的信息，3.限制条件的严重级别(severity)。所谓严重级别，其类型是标准程序包STANDARD(参见附录A)中的Severity_Level类型，它的值是：Note，Warning，Error和Failure．在某些VHDL系统中，如果严重级别为Error或Failure的限制条件不能为真，则会导致模拟过程的终止。