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　　上面的关于结构体D1的描述可以改为下面的等价形式。
　　　architecture D1 of Design is 　　　－－主电路描述体
　　　　signal S1, S2, S3, S4, CLK, SET, CLEAR：bit;
　　　　component FF 　　　　　　　　　　－－元件模板
　　　　　port (J1, K1: in bit; Q0, Q1: out bit);
　　　　end component; 　　　　　　　　　－－此处无配置指定
　　　begin
　　　　U: FF port map (S1, S2, S3, S4); －－元件例化
　　　end D1;
　　　configuration conf of Design is－－单独的配置声明单元
　　　　for D1 　　　　　　　　　　　－－块配置
　　　　　for U: FF use entity work.JKFF(Arch1);
　　　　　　port map (C=>CLK, S=>SET, R=>CLEAR,
　　　　　　　　　　　J=>J1, K=>K1, Q=>Q0, Q_bar=>Q1);
　　　　　　－－如果需要对JKFF.Arch1内部进行配置，此处可以嵌套其块配置：
　　　　　　－－ for Arch1
　　　　　　－－ for ... end for;
　　　　　－－ end for;
　　　　　end for;
　　　　end for;
　　　end conf;