例：全加器──由半加器组成 　　entity Full_Adder is 　　　port (A, B: in BIT; Carry_In: BIT; Sum, Carry: out BIT); 　　end Full_Adder; 　　下面的结构体没有用配置指定，因而元件模板的名字必须与设计实体的名字相同，并且所用的结构体名也没有疑义（可能只有一个结构体描述与之对应）。 　　architecture Struc of Full_Adder is 　　　signal Temp_Sum: BIT; 　　　signal Temp_Carry_1, Temp_Carry_2: BIT; 　　　component Half_Adder 　　　　port(x, y: in BIT; Sum, Carry: out BIT); 　　　end component; 　　　component OR2 　　　　port(in1, in2: in BIT; out1: out BIT); 　　　end component; 　　begin 　　　HADD1: Half_Adder 　　　　port map (A, B, Temp_Sum, Temp_Carry_1); 　　　HADD2: Half_Adder 　　　　port map (Temp_Sum, Carry_In, Sum, Temp_Carry_1); 　　　U3: OR2 　　　　port map (Temp_Carry_1, Temp_Carry_2, Carry_Out); 　　　end Struc;