关联表中的端口对应关系有下面几种情况： 　　　　　◇位置对应：port map (X, Y, Out1, Out2)； 　　　　　◇显式指定：port map (a =>X, c=> Out1, b=>Y, d=>Out2)。其中符号"=>"左边为元件声明中指定的端口信号。 　　　　　◇混合指定：port map (X, c=>Out1, b=>Y, d=>Out2)。前面用位置对应，后面用显式指定。一旦有一个显式指定，则后面不能再出现位置对应指定。 　　　　VHDL对于实际对象和局部端口之间的关联施加以下3种限制： 　　　　　◇数据类型一致。 　　　　　◇数据流方向一致(或不冲突)。例如，一个模式为in的实际对象不能与一个模式为out或inout的局部端口相关联。