2.2 VHDL的基本结构

2.2.1 VHDL模块模型

　实体与结构体的VHDL描述格式为：
　　entity 实体名 is
　[generic (参数名表)；]
　　－－描述可变参数，如时间、数目等，增加描述的灵活性。
　[port (端口名表)；] －－描述输入输出信号。
　[声明部分；]
　　－－该实体对应的各结构体共同的声明，及被动并行语句中需要的声明。
　[begin －－注意如果没有被动并行语句，则不要关键词begin。
　被动并行语句；]
　 －－被动并行语句没有新的信号值产生，如断言语句，或只含断言语句的进程。
　end 实体名;
　architecture 结构体名 of 实体名 is
　声明语句；
　begin
　并行语句；
　－－元件调用、进程、其它并行语句等。
　end 结构体名；
　关键词用黑体表示。连续两横是VHDL规定的注释符号，同一行后面的任何字符都视为注释。