2.2 VHDL的基本结构

2.2.1 VHDL模块模型

　VHDL把一个任意复杂度的电路模块的模型视作一个单元。在VHDL中，元件由设计单元定义，设计单元由实体声明部分entity和结构体部分architecture组成。一个单元只有一个设计实体，而结构体的个数不限，如图2.3所示。实体声明部分描述从外部所能看到的(包括端口在内)元件的"外貌",提供该设计单元的公共信息：名称，端口信息（端口模式，信号值取值类型）和类属信息（参数）；而结构体则用于定义该设计单元的内部操作特性。一个设计实体和某一特定的结构体合起来共同定义一个元件模型。